z**********8
发帖数: 229 | 1 EE fresh master数电背景，职位是design verification，描述是“Our team designs
various algorithm intensive Verilog design modules as our products, in the
areas of Storage and Communication.” 公司M开头（EE的筒子应该知道是哪个，不
是CS的那个M)
我找的是team member推荐的，HM电面，那天他好像病了，说话很辛苦。技术问题只问
了verilog的那个non-blocking和blocking的区别，其他都是简历问题，老说我简历看
起来good fit for this position(这就是我觉得奇怪的地方，小弟之前因为想转CODER
，所以EE的project没几个，跟这个职位相关的估计就是hardware design课上设计的
piping processor（就是ALU啊FSM啊那类的）了，不过那个是用VHDL做的，跟导师做的
研究是OLED的节能，用matlab做的，也跟Verilog无关）。全程电面15分钟，完了说现
在公司没钱，问我skype形式当onsite可不可以，我就说可以。他就说他去跟HR和他的
team member商量安排onsite的事情。
全程才15分钟。星期四面的，现在没有进一步消息，发给HM他说“Nice talking to
you too. I have asked HR to contact you to arrange the onsite interview."请
问板上有人遇见这样的情况么。。。因为我之前电面一般30~60分钟，而且通常一堆的
技术问题。所以实在觉得这个面试很奇怪。。。如果是小弟见识浅薄大惊小怪诸位莫怪
。。。面的EE职位不多经验有限（之前一心找CS去了，最近一个月才开始面EE） |
q****x
发帖数: 7404 | 2 what 诡异?
marvell or micron?
designs
the
CODER
【在 z**********8 的大作中提到】
: EE fresh master数电背景，职位是design verification，描述是“Our team designs
: various algorithm intensive Verilog design modules as our products, in the
: areas of Storage and Communication.” 公司M开头（EE的筒子应该知道是哪个，不
: 是CS的那个M)
: 我找的是team member推荐的，HM电面，那天他好像病了，说话很辛苦。技术问题只问
: 了verilog的那个non-blocking和blocking的区别，其他都是简历问题，老说我简历看
: 起来good fit for this position(这就是我觉得奇怪的地方，小弟之前因为想转CODER
: ，所以EE的project没几个，跟这个职位相关的估计就是hardware design课上设计的
: piping processor（就是ALU啊FSM啊那类的）了，不过那个是用VHDL做的，跟导师做的
: 研究是OLED的节能，用matlab做的，也跟Verilog无关）。全程电面15分钟，完了说现
|
z**********8
发帖数: 229 | 3 前者。
我就觉得时间太短了，难道HM就是这类风格？感觉是好像他一早就想直接skype onsite
，电面只是走个过场，是不是因为skype onsite不用怎么花钱所以电面难度也降低了呢
。。
【在 q****x 的大作中提到】
: what 诡异?
: marvell or micron?
:
: designs
: the
: CODER
|
y***l
发帖数: 14 | |
C******e
发帖数: 1850 | 5 都寒酸到这地步了，楼主还是找下家吧，或者继续转码工，看看人家CS的多神气啊。 |
q****x
发帖数: 7404 | 6 think too much. just follow what hm says.
onsite
【在 z**********8 的大作中提到】
: 前者。
: 我就觉得时间太短了，难道HM就是这类风格？感觉是好像他一早就想直接skype onsite
: ，电面只是走个过场，是不是因为skype onsite不用怎么花钱所以电面难度也降低了呢
: 。。
|
f****0
发帖数: 151 | 7 我同学投的TI在湾区的职位，也是skype过后给offer，可能是公司急着招人？ |
z**********8
发帖数: 229 | 8 你同学是做模拟的么？我觉得TI的数电opening很少
【在 f****0 的大作中提到】
: 我同学投的TI在湾区的职位，也是skype过后给offer，可能是公司急着招人？
|
z**********8
发帖数: 229 | 9 对于一个连数据结构都没上过课。。。所有东西全部自学的人来说。。那种累真不是容
易熬啊。。。光是看数据结构，算法，自学java都花了无数时间。。。而且自己master
其实主要修的还是EE的课
【在 C******e 的大作中提到】
: 都寒酸到这地步了，楼主还是找下家吧，或者继续转码工，看看人家CS的多神气啊。
|
f****0
发帖数: 151 | 10 是做embedded的
【在 z**********8 的大作中提到】
: 你同学是做模拟的么？我觉得TI的数电opening很少
|
s***m
发帖数: 336 | 11 I know quite a few people get marvell offer from Skype "onsite" interview.
Dont worry. Good luck! |
z**********8
发帖数: 229 | 12 thanks~
【在 s***m 的大作中提到】
: I know quite a few people get marvell offer from Skype "onsite" interview.
: Dont worry. Good luck!
|
j****9
发帖数: 2295 | 13 marvell 据说是EE的最容易进的，给钱巨少的。
最近它的股票到了近几年最低点附近
designs
the
CODER
【在 z**********8 的大作中提到】
: EE fresh master数电背景，职位是design verification，描述是“Our team designs
: various algorithm intensive Verilog design modules as our products, in the
: areas of Storage and Communication.” 公司M开头（EE的筒子应该知道是哪个，不
: 是CS的那个M)
: 我找的是team member推荐的，HM电面，那天他好像病了，说话很辛苦。技术问题只问
: 了verilog的那个non-blocking和blocking的区别，其他都是简历问题，老说我简历看
: 起来good fit for this position(这就是我觉得奇怪的地方，小弟之前因为想转CODER
: ，所以EE的project没几个，跟这个职位相关的估计就是hardware design课上设计的
: piping processor（就是ALU啊FSM啊那类的）了，不过那个是用VHDL做的，跟导师做的
: 研究是OLED的节能，用matlab做的，也跟Verilog无关）。全程电面15分钟，完了说现
|
j*****n
发帖数: 1545 | 14 不会吧. fresh EE phd 能给 11万不?
【在 j****9 的大作中提到】
: marvell 据说是EE的最容易进的，给钱巨少的。
: 最近它的股票到了近几年最低点附近
:
: designs
: the
: CODER
|
