s********l
发帖数: 35 | |
s********l
发帖数: 35 | 2 芯片中集成了四个完全相同的PLL，当其中的某两个PLL同时工作时，四个PLL的性能会
突然变得很差，phasenoise curve中offset frequency 80KHZ左右有一个明显的尖峰，
四个PLL仍然能够锁定。而其它PLL同时打开虽然也有影响，但远远小于刚才那种情况。
奇怪的是，这两个带来坏处的PLL在LAYOUT中的位置并不是靠得最近的。同时工作时，
这四个PLL的四个输入时钟38Mhz,之间的相位关系随机，PLL output clock=622MHZ,
vco clock=2.44Ghz，四个PLL的电源在PCB上连在一起，由一个pi型网络供电。
【在 s********l 的大作中提到】
: 真心请教个问题啊，谢谢。
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a**i
发帖数: 419 | 3 看起来电源和地线上引起干扰的可能性比较大。
就算不是，现在你唯一能做的就是改电源和地线了。
pi型网络是指
vcc-----------------------------
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load load load load
| | | |
gnd-----------------------------
这样的形状吗？
【在 s********l 的大作中提到】
: 芯片中集成了四个完全相同的PLL，当其中的某两个PLL同时工作时，四个PLL的性能会
: 突然变得很差，phasenoise curve中offset frequency 80KHZ左右有一个明显的尖峰，
: 四个PLL仍然能够锁定。而其它PLL同时打开虽然也有影响，但远远小于刚才那种情况。
: 奇怪的是，这两个带来坏处的PLL在LAYOUT中的位置并不是靠得最近的。同时工作时，
: 这四个PLL的四个输入时钟38Mhz,之间的相位关系随机，PLL output clock=622MHZ,
: vco clock=2.44Ghz，四个PLL的电源在PCB上连在一起，由一个pi型网络供电。
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c*******l
发帖数: 4801 | 4 可能是vcc前接了个pi滤波？
【在 a**i 的大作中提到】
: 看起来电源和地线上引起干扰的可能性比较大。
: 就算不是，现在你唯一能做的就是改电源和地线了。
: pi型网络是指
: vcc-----------------------------
: | | | |
: load load load load
: | | | |
: gnd-----------------------------
: 这样的形状吗？
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d****o
发帖数: 1112 | 5 不是，一般是一个电容，一个电感，再一个电容
和pi的形状相似
4个PLL每个都应该有自己的pi network滤波
【在 a**i 的大作中提到】
: 看起来电源和地线上引起干扰的可能性比较大。
: 就算不是，现在你唯一能做的就是改电源和地线了。
: pi型网络是指
: vcc-----------------------------
: | | | |
: load load load load
: | | | |
: gnd-----------------------------
: 这样的形状吗？
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c*******l
发帖数: 4801 | 6 问题：
为什么这样的pi型滤波就是又简单又好的？？
【在 d****o 的大作中提到】
: 不是，一般是一个电容，一个电感，再一个电容
: 和pi的形状相似
: 4个PLL每个都应该有自己的pi network滤波
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s********l
发帖数: 35 | 7 谢谢以上几位的回复.pi网络指的是两电容一电感,接在DC-DC与四个PLLVDD之间.另外又
在每个PLLVDD PIN脚旁都加一个100pF的电容.
我有几个疑问,
1.如果真的存在injection pulling的话,是不是一定会有PLL不锁定(或说输出频率不是
N*Fref)???
2.在相同电路配置情况下,injection pulling是随机出现的吗,也就是多次测试会出现
结果不同的情况?有时有pulling有时又没有. |
d****o
发帖数: 1112 | 8 block noise in two directions.
【在 c*******l 的大作中提到】
: 问题：
: 为什么这样的pi型滤波就是又简单又好的？？
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c*******l
发帖数: 4801 | 9 i c
cool
【在 d****o 的大作中提到】
: block noise in two directions.
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a**i
发帖数: 419 | 10
还要看你PCB上电源线、地线的layout的情况。长一点的导线都有电感效应或
Transmission
line效应。
很有可能。由温度等环境因素轻微地影响电路的特性后，测试结果很有可能会不一样。
injection lock是个很敏感的东西，谐振频率相近的情况下很弱的信号就能影响它。
【在 s********l 的大作中提到】
: 谢谢以上几位的回复.pi网络指的是两电容一电感,接在DC-DC与四个PLLVDD之间.另外又
: 在每个PLLVDD PIN脚旁都加一个100pF的电容.
: 我有几个疑问,
: 1.如果真的存在injection pulling的话,是不是一定会有PLL不锁定(或说输出频率不是
: N*Fref)???
: 2.在相同电路配置情况下,injection pulling是随机出现的吗,也就是多次测试会出现
: 结果不同的情况?有时有pulling有时又没有.
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s********l
发帖数: 35 | 11 谢谢anti有价值的提醒,但这几个PLL都是振荡在相同频率上的,还会有pulling现象吗?
【在 a**i 的大作中提到】
:
: 还要看你PCB上电源线、地线的layout的情况。长一点的导线都有电感效应或
: Transmission
: line效应。
: 很有可能。由温度等环境因素轻微地影响电路的特性后，测试结果很有可能会不一样。
: injection lock是个很敏感的东西，谐振频率相近的情况下很弱的信号就能影响它。
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a**i
发帖数: 419 | 12 这些PLL的参考信号源是同一个吗？如果是，那应该就算有pulling，还是在相同的频率
上，只是相位关系同没有pulling的情况不一样了。
如果时钟不是同源的，那频率总会有细微的差别，发生pulling后某一个PLL就不能锁
频了。
【在 s********l 的大作中提到】
: 谢谢anti有价值的提醒,但这几个PLL都是振荡在相同频率上的,还会有pulling现象吗?
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t*****m
发帖数: 254 | 13 这4个PLL有各自的VCO吗？VCO的输出是如何连接的？
你提到这4个PLL的REF CLK 是不同相的，这样会使VCO之间有频率差（BEAT FREQUENCY).
如果几个VCO的输出有耦合，会产生混频效应，VCO是非线性器件。你的80KHz有可能是
由输入时钟频差倍频而来的。
【在 s********l 的大作中提到】
: 芯片中集成了四个完全相同的PLL，当其中的某两个PLL同时工作时，四个PLL的性能会
: 突然变得很差，phasenoise curve中offset frequency 80KHZ左右有一个明显的尖峰，
: 四个PLL仍然能够锁定。而其它PLL同时打开虽然也有影响，但远远小于刚才那种情况。
: 奇怪的是，这两个带来坏处的PLL在LAYOUT中的位置并不是靠得最近的。同时工作时，
: 这四个PLL的四个输入时钟38Mhz,之间的相位关系随机，PLL output clock=622MHZ,
: vco clock=2.44Ghz，四个PLL的电源在PCB上连在一起，由一个pi型网络供电。
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s********l
发帖数: 35 | 14 一个RINGVCO PLL产生基准时钟同时给四个DDS，DDS产生的时钟再供给四个PLL，四个
DDS的输出时钟频率可独立配，相位随机，所以PLL的参考时钟是非同源的。同时工作时
这四个PLL都可以锁定，只是相噪挺差。
【在 a**i 的大作中提到】
: 这些PLL的参考信号源是同一个吗？如果是，那应该就算有pulling，还是在相同的频率
: 上，只是相位关系同没有pulling的情况不一样了。
: 如果时钟不是同源的，那频率总会有细微的差别，发生pulling后某一个PLL就不能锁
: 频了。
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s********l
发帖数: 35 | 15 一个RINGVCO PLL产生基准时钟同时给四个DDS，DDS产生的时钟再供给四个PLL，四个
DDS的输出时钟频率可独立配，相位随机，所以PLL的参考时钟是非同源的。同时工作时
这四个PLL都可以锁定，只是相噪挺差。
【在 a**i 的大作中提到】
: 这些PLL的参考信号源是同一个吗？如果是，那应该就算有pulling，还是在相同的频率
: 上，只是相位关系同没有pulling的情况不一样了。
: 如果时钟不是同源的，那频率总会有细微的差别，发生pulling后某一个PLL就不能锁
: 频了。
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s********l
发帖数: 35 | 16 每个PLL都有自已的VCO，输出经CML送出。任何两个VCO之间的距离约1mm，VCO间耦合的
可能性很小。
FREQUENCY).
【在 t*****m 的大作中提到】
: 这4个PLL有各自的VCO吗？VCO的输出是如何连接的？
: 你提到这4个PLL的REF CLK 是不同相的，这样会使VCO之间有频率差（BEAT FREQUENCY).
: 如果几个VCO的输出有耦合，会产生混频效应，VCO是非线性器件。你的80KHz有可能是
: 由输入时钟频差倍频而来的。
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t*****m
发帖数: 254 | 17 那你的4个PLL应该算是同相的，因为4个DDS是公用一个参考源的。虽然4个DDS每次启动
的时候相差不定，但是启动后是有固定相差的。所以参考源频差应该不是问题。
【在 s********l 的大作中提到】
: 一个RINGVCO PLL产生基准时钟同时给四个DDS，DDS产生的时钟再供给四个PLL，四个
: DDS的输出时钟频率可独立配，相位随机，所以PLL的参考时钟是非同源的。同时工作时
: 这四个PLL都可以锁定，只是相噪挺差。
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t*****m
发帖数: 254 | 18 四个VCO锁定后有频差吗？另外看一下VCO各自的电源去藕。还有你的PLL的鉴相器是工
作在什么频率？
【在 s********l 的大作中提到】
: 每个PLL都有自已的VCO，输出经CML送出。任何两个VCO之间的距离约1mm，VCO间耦合的
: 可能性很小。
:
: FREQUENCY).
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