I***a
发帖数: 704 | 1 我现在有1个foundry提供的spectre model，描述一个transistor的 ，但是foundry没
有提供cadence里面的cell ，我现在需要做LVS， 就把foundry提供的类似的cell复制
一个新的，然后用TOOLS->CIF->Edit修改了 Base Model Name 和 Model Name 这2个参
数。 但是LVS得到的 schematic的netlist 还是用的修改前的 model name。 如何解决
呢？ | b*********y
发帖数: 830 | | I***a
发帖数: 704 | 3 search pcell in cadence?
什么意思？ | ET
发帖数: 10701 | 4 search "pcell in cadence".
基本原理是： transistor level gate logic (nand, nor, xor, 3-input, etc....)
with schematic, layout, parastic extraction coming with spice model simulat
ion -》 generate timing/power info for those gates (called pcell).
你建了个ic usa group， 然后听起来似乎你啥也不知道， 建这个group为何？
【在 I***a 的大作中提到】
: search pcell in cadence?
: 什么意思？
| f******t
发帖数: 13 | 5 tools-CDF-edit
选base然后找到要改的device
点simulation information下面的Edit
修改你出网表调用的view的componentName
【在 I***a 的大作中提到】
: 我现在有1个foundry提供的spectre model，描述一个transistor的 ，但是foundry没
: 有提供cadence里面的cell ，我现在需要做LVS， 就把foundry提供的类似的cell复制
: 一个新的，然后用TOOLS->CIF->Edit修改了 Base Model Name 和 Model Name 这2个参
: 数。 但是LVS得到的 schematic的netlist 还是用的修改前的 model name。 如何解决
: 呢？
| I***a
发帖数: 704 | 6 大牛请把资历介绍下，考虑把ic usa group转给你
.)
simulat
【在 ET 的大作中提到】
: search "pcell in cadence".
: 基本原理是： transistor level gate logic (nand, nor, xor, 3-input, etc....)
: with schematic, layout, parastic extraction coming with spice model simulat
: ion -》 generate timing/power info for those gates (called pcell).
: 你建了个ic usa group， 然后听起来似乎你啥也不知道， 建这个group为何？
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