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EE版 - 问个基础的数字电路问题
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m***9
发帖数: 298
1
各种触发器,为什么clk频率过低的话就会出错?比如一个串入并出的移位寄存器,clk
为1MHz时可以正常工作,clk为1kHz时就会有错,请问是什么原因造成的?多谢!
t***s
发帖数: 1247
2
re

clk

【在 m***9 的大作中提到】
: 各种触发器,为什么clk频率过低的话就会出错?比如一个串入并出的移位寄存器,clk
: 为1MHz时可以正常工作,clk为1kHz时就会有错,请问是什么原因造成的?多谢!

s***d
发帖数: 15421
3
latch 可能不能hold Q 太久

clk

【在 m***9 的大作中提到】
: 各种触发器,为什么clk频率过低的话就会出错?比如一个串入并出的移位寄存器,clk
: 为1MHz时可以正常工作,clk为1kHz时就会有错,请问是什么原因造成的?多谢!

s****t
发帖数: 1049
4
leakage current?
t***s
发帖数: 1247
5
什么原因造成的?多久算久?

【在 s***d 的大作中提到】
: latch 可能不能hold Q 太久
:
: clk

c*******c
发帖数: 726
6
觉得这当中可能涉及三个方面的问题:
1、串入并出应用的话是否时钟同步;
2、如果一般应用的话是动态还是静态电路;
3、时钟边沿是否理想。

clk

【在 m***9 的大作中提到】
: 各种触发器,为什么clk频率过低的话就会出错?比如一个串入并出的移位寄存器,clk
: 为1MHz时可以正常工作,clk为1kHz时就会有错,请问是什么原因造成的?多谢!

i*****t
发帖数: 24265
7
怎么会?例如常用的串行通信芯片是波特越低越不会出错
b**********7
发帖数: 120
8
时钟边沿不理想,rise/fall time太长了吧
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