s********e
发帖数: 425 | 1 之所以把FPGA compiler这个组名列出来，是因为他们问的问题主要是针对他们每天做
的工作提出的问题。所以可能这些问题只针对这个组有参考性。另外也可以看出一个规
律就是，各个组是针对自己每天都做什么东西来问问题的。
面试是两个人问的。
首先是他们简要介绍了一下他们要做的工作，就是做基于FPGA的LabView。
然后一个人问了一个Behavior question: Given a specific example of how your
debug your code.
我举了一个写Simulated Annealing算法时候的例子。
另一个人熟悉Simulated Annealing，于是他就继续问我你用这个算法解决的是什么问
题。
然后其中一人说，我们做这个工作既要对硬件知识有所掌握，又要对软件了解。所以他
们开始问一些硬件方面的概念型问题，比如什么叫Synchronize circuit（有个global
clock），什么决定了Max clock frequency（longest combinational logic path），
如果pipeline一个circuit应该怎么做（add registers），delay怎么算（1/frequency
）。
下面是问软件问题。给一个tree structure，每个node表示一个小circuit，因此有一
个delay time，如何求出maximum delay。用求树高度的算法改编一下就可以了。
然后如果想pipeline这个树怎么做。我答的是add registers between each level。问
这样的话max frequency是什么（取决于delay最大的node），有什么劣势（增加了area
）。如果我们不想增加那么多area怎么办？（不要每级都加register）给一个required
frequency，如何加register（先算树中每个level的max delay，然后试图合并二到多
个level，保证delay不超过由frequency决定的max delay）。
然后说如果把这个tree扩展成单向图，仍然想求max delay，算法上可以如何改进。不
要求再把code写出来。我没复习图啊，于是打开数据结构图论那一章的word文档现学了
一下，大概回答了一下，算是过了。
最后让问他们一些问题，我就问是不是要按时上下班。他们说早上7点半到8点半来都行
，下午大概五六点走吧。
最后总结一些经验，就是可以说的比较慢，但是一定要说清楚。中间可以问一下他们有
没有follow，他们会乐于重复一下自己理解到的内容，然后你看看是不是和你想描述的
一样（这同时也可以给你争取到一些思考的时间）。 |
c********e
发帖数: 1209 | |
s********e
发帖数: 425 | 3 谢谢鼓励，呵呵~^^
其实硬件那些比较熟，因为经常用。倒是数据结构从来没学过，还好二叉树复习到了~
【在 c********e 的大作中提到】
: 挺好，MM很用功，很多知识点都复习到了。
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c********e
发帖数: 1209 | 4 我也是硬件熟悉些，数据结构不懂，二叉树也看不明白。
你这个职位到底是偏FPGA多还是LabVIEW多一点？
在哪个洲？
【在 s********e 的大作中提到】
: 谢谢鼓励，呵呵~^^
: 其实硬件那些比较熟，因为经常用。倒是数据结构从来没学过，还好二叉树复习到了~
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c********e
发帖数: 1209 | 5 对了，你发现了我和你写LabVIEW的不同了吗？赫赫，很有意思的一个问题。
【在 s********e 的大作中提到】
: 谢谢鼓励，呵呵~^^
: 其实硬件那些比较熟，因为经常用。倒是数据结构从来没学过，还好二叉树复习到了~
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s********e
发帖数: 425 | 6 在Austin, TX。我觉得是偏FPGA多一点。数据结构也是现学现卖的。
LabVIEW根本没用过其实。。。我是FPGA用的多。
【在 c********e 的大作中提到】
: 我也是硬件熟悉些，数据结构不懂，二叉树也看不明白。
: 你这个职位到底是偏FPGA多还是LabVIEW多一点？
: 在哪个洲？
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s********e
发帖数: 425 | 7 嗯，还是你写的标准呵呵~
【在 c********e 的大作中提到】
: 对了，你发现了我和你写LabVIEW的不同了吗？赫赫，很有意思的一个问题。
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c********e
发帖数: 1209 | 8 hehe ， 我用过LabVIEW。这个写法，你没用过写错很正常。
以前有面试官专门提到这个问题，说他收了几十份简历是专门LabV编程的，结果没几个
人写对这个字，有意思啊，我以前也写错过。
【在 s********e 的大作中提到】
: 在Austin, TX。我觉得是偏FPGA多一点。数据结构也是现学现卖的。
: LabVIEW根本没用过其实。。。我是FPGA用的多。
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c****p
发帖数: 6474 | 9 加register除了增加area之外，也增加了ppline stage delay。
global
frequency
area
required
【在 s********e 的大作中提到】
: 之所以把FPGA compiler这个组名列出来，是因为他们问的问题主要是针对他们每天做
: 的工作提出的问题。所以可能这些问题只针对这个组有参考性。另外也可以看出一个规
: 律就是，各个组是针对自己每天都做什么东西来问问题的。
: 面试是两个人问的。
: 首先是他们简要介绍了一下他们要做的工作，就是做基于FPGA的LabView。
: 然后一个人问了一个Behavior question: Given a specific example of how your
: debug your code.
: 我举了一个写Simulated Annealing算法时候的例子。
: 另一个人熟悉Simulated Annealing，于是他就继续问我你用这个算法解决的是什么问
: 题。
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s********e
发帖数: 425 | 10 不过实现pipeline也只能加register啊，貌似没有别的方法既实现pipeline又不增加
delay的对吧？
【在 c****p 的大作中提到】
: 加register除了增加area之外，也增加了ppline stage delay。
:
: global
: frequency
: area
: required
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c****p
发帖数: 6474 | 11 所以增加的delay是不可避免的，算是overhead。
增加的delay有两部分，一部分是FF自己的delay，
还有是为了配合max delay stage的delay，其他delay较小的stage的延迟也相应地延长
了。
【在 s********e 的大作中提到】
: 不过实现pipeline也只能加register啊，貌似没有别的方法既实现pipeline又不增加
: delay的对吧？
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c****p
发帖数: 6474 | 12 有向图的longest delay path就是找critical path吧，好像需要先做一遍topology
ordering
【在 s********e 的大作中提到】
: 之所以把FPGA compiler这个组名列出来，是因为他们问的问题主要是针对他们每天做
: 的工作提出的问题。所以可能这些问题只针对这个组有参考性。另外也可以看出一个规
: 律就是，各个组是针对自己每天都做什么东西来问问题的。
: 面试是两个人问的。
: 首先是他们简要介绍了一下他们要做的工作，就是做基于FPGA的LabView。
: 然后一个人问了一个Behavior question: Given a specific example of how your
: debug your code.
: 我举了一个写Simulated Annealing算法时候的例子。
: 另一个人熟悉Simulated Annealing，于是他就继续问我你用这个算法解决的是什么问
: 题。
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s********e
发帖数: 425 | 13 啊，学习了~
【在 c****p 的大作中提到】
: 所以增加的delay是不可避免的，算是overhead。
: 增加的delay有两部分，一部分是FF自己的delay，
: 还有是为了配合max delay stage的delay，其他delay较小的stage的延迟也相应地延长
: 了。
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s********e
发帖数: 425 | 14 是的，是要找critical path。
topology ordering不知道是什么意思。。我图论那章根本没看。所以就现学现卖大概
说了一下，还好他们也没深究。
【在 c****p 的大作中提到】
: 有向图的longest delay path就是找critical path吧，好像需要先做一遍topology
: ordering
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