c******s
发帖数: 1 | 1 CPU才耗多少电啊？
有屋里得加热器好点？
现在CPU主频一直提不上去了，不断缩小制程单纯是个噱头吧。。 |
m********5
发帖数: 17667 | 2 晶体管数量增加啊，电路更多啊，材质不改，早就已经不可能提高主频了
但是可以做无时钟的spiking circuit来降低功耗, 可以做非冯诺依曼结构增加算力
堆并行起码还有10年寿限。
【在 c******s 的大作中提到】
: CPU才耗多少电啊？
: 有屋里得加热器好点？
: 现在CPU主频一直提不上去了，不断缩小制程单纯是个噱头吧。。
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m********5
发帖数: 17667 | 3 而且最近矽光电系统有大理论进步，以后可以做die内光互联，这是就又可以提高主频
了。
【在 m********5 的大作中提到】
: 晶体管数量增加啊，电路更多啊，材质不改，早就已经不可能提高主频了
: 但是可以做无时钟的spiking circuit来降低功耗, 可以做非冯诺依曼结构增加算力
: 堆并行起码还有10年寿限。
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m**********e
发帖数: 12525 | 4 量子阱宽度越小，实现电子跃迁的能量耗散就越小，这样跃迁效率就越高，发热就越小
效率提高的结果是，10年前的thinkpad x61,电池只能用1个小时，现在的thinkpad x1
，同样的电池能用12小时，虽然cpu性能没提高多少
【在 c******s 的大作中提到】
: CPU才耗多少电啊？
: 有屋里得加热器好点？
: 现在CPU主频一直提不上去了，不断缩小制程单纯是个噱头吧。。
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D****y
发帖数: 462 | 5 不就是单位面积内晶体管数量多了吗?
那我不做小，增大芯片面积不行吗？最多功耗大点啊，又不是什么东西都要小型化的.
比如土鳖，没有做小的能力，拿就做大啊，搞大型的计算机啊
【在 m********5 的大作中提到】
: 晶体管数量增加啊，电路更多啊，材质不改，早就已经不可能提高主频了
: 但是可以做无时钟的spiking circuit来降低功耗, 可以做非冯诺依曼结构增加算力
: 堆并行起码还有10年寿限。
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m********5
发帖数: 17667 | 6 你只考虑了晶体管，但是没考虑传输线
10年前大部分功耗其实就在传输线上面了，这个越细，功耗越大。
现在耗电低是其他优化技术导致的
x1
【在 m**********e 的大作中提到】
: 量子阱宽度越小，实现电子跃迁的能量耗散就越小，这样跃迁效率就越高，发热就越小
: 效率提高的结果是，10年前的thinkpad x61,电池只能用1个小时，现在的thinkpad x1
: ，同样的电池能用12小时，虽然cpu性能没提高多少
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m********5
发帖数: 17667 | 7 面积越大良率越低，成本成几何级数增长
极限状态一块300mm晶圆只做一块CPU的话，良率为0
根本做不出来
【在 D****y 的大作中提到】
: 不就是单位面积内晶体管数量多了吗?
: 那我不做小，增大芯片面积不行吗？最多功耗大点啊，又不是什么东西都要小型化的.
: 比如土鳖，没有做小的能力，拿就做大啊，搞大型的计算机啊
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c******s
发帖数: 1 | 8 但是制程越小相应得良品率肯定也越低吧？
20nm——》5nm，芯片面积直接缩小到1/16么?
【在 m********5 的大作中提到】
: 面积越大良率越低，成本成几何级数增长
: 极限状态一块300mm晶圆只做一块CPU的话，良率为0
: 根本做不出来
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m********5
发帖数: 17667 | 9 你是说单根线的良率低，这是一般人的感觉
实际上他们试制就是就是要把这个单根线的良率提上去和粗线一样，这个一成功，生产
一万次和生产一次的良率就都一样了。
而面积良率基本是一定的，没法提高。所以制程只要成功了，就是越小良率反而越高。
【在 c******s 的大作中提到】
: 但是制程越小相应得良品率肯定也越低吧？
: 20nm——》5nm，芯片面积直接缩小到1/16么?
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