I***a
发帖数: 704 | 1 Mapping design into LUTs...
ERROR:MapLib:30 - LOC constraint CLOCK on clock<0> is invalid: No such site
on
the device. To bypass this error set the environment variable
'XIL_MAP_LOCWARN'.
ERROR:MapLib:30 - LOC constraint RESET on reset<0> is invalid: No such site
on
the device. To bypass this error set the environment variable
'XIL_MAP_LOCWARN'.
这个ISE的map error有谁知道怎么弄吗？thanks. |
a********e
发帖数: 381 | 2 clock assignment错了,ISE 里面应该有对应的assignment editor一类的东西，进里面
找找clock约束。
你最好先不添加约束文件，跑一遍，保证logic都是跑通的，然后加约束跑。一步一步
来。还有我看你ISE问题挺多的，恐怕你得学学怎么看help文档... |
I***a
发帖数: 704 | 3 我这是用HandelC生成的verilog code，不存在什么约束文件
现在已经解决了，把LOC的那2行注释掉就可以了.
把LOC的那2行里的CLOCK和RESET改成Virtex 5里有的pin names也可以(e.g. A5, B6)
还有我看你挺内行的，能教我看下help文档吗？ |
a********e
发帖数: 381 | 4 你改的这个就是约束，只是没有形成一个单独文件而已。
help文档怎么教啊....只要知道出问题了以后怎么help urself 查错就可以了，平时看
着也没什么用。 |
