s*******y
发帖数: 44 | 1 用XILINX ISE，SYNTHESIZE得到WARNING,
WARNING:Xst:1291 - FF/Latch is unconnected in block .在
线的说明说
Solution
When this warning occurs, a register or latch in your design has been
created, but the output is never connected or the signals or logic it drives
have been trimmed. Check the XST log for messages such as the following to
find signals that have been trimmed out of the design:
"WARNING:Xst:646 - Signal is assigned but never used."
可以我并没有说明里的WARNING，而且有关的信号用来驱动其他部分，并不 |
w****3
发帖数: 27 | 2 你的设计中间有定义一个reg，
这个reg的输出连接的线，到了最后是没有连接到管脚的，
所以被编译器给优化掉了。 |
s*******y
发帖数: 44 | 3 谢谢你的回答。我这个reg是在子模块里的，连到了子模块的管脚，在toplevel里是个
中间信号，给其他信号赋值用，相关信号最后都连到了管脚，检查了N遍，没发现信号
名的typo。
【在 w****3 的大作中提到】
: 你的设计中间有定义一个reg，
: 这个reg的输出连接的线，到了最后是没有连接到管脚的，
: 所以被编译器给优化掉了。
|
w****3
发帖数: 27 | 4 Signal is assigned but never used
你从my_sig开始追，
将其输出的相应信号慢慢理出来，
“没发现信号名的typo”这句话我不太明白是什么意思？
根据我的经验，还没有说找不到的。
而且一般这种错误有一个明显的特征，
就是会有一大堆相同的告警，告诉你都被trim掉或者prune掉了。
不过既然你是用FPGA，
建议你先用Synplify做综合，
术业有专攻，Synplify在综合这方面比较强，
而且相信能够帮你找到更多的问题。
ISE和Quartus在自己器件的P&R上面更强一些而已。 |
s*******y
发帖数: 44 | 5 可能我没说清楚，我并没有Signal is assigned but never used这个告警，
是前一个告警的说明里说我会有这个告警。被告警的信号直接连到输出管脚了，我有其
他类似处理的信号，都没有问题，只有这一个有告警。我的代码大概是这样的：
always @ (posedge CLK) begin
if (rst) XXX_reg <= 1'b0;
else begin
case (addr):
5: begin XXX_reg <= 1'b1; end
10: begin XXX_reg <= 1'b0; end
default: begin XXX_reg <= 1'b0; end
endcase
end
end
assign XXX = XXX_reg;
addr来自计数器，要得到一个特定宽度的脉冲XXX_reg，输出管脚是XXX。
【在 w****3 的大作中提到】
: Signal is assigned but never used
: 你从my_sig开始追，
: 将其输出的相应信号慢慢理出来，
: “没发现信号名的typo”这句话我不太明白是什么意思？
: 根据我的经验，还没有说找不到的。
: 而且一般这种错误有一个明显的特征，
: 就是会有一大堆相同的告警，告诉你都被trim掉或者prune掉了。
: 不过既然你是用FPGA，
: 建议你先用Synplify做综合，
: 术业有专攻，Synplify在综合这方面比较强，
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a********g
发帖数: 42 | 6 另有可能xxx_reg的逻辑被其他信号代替了。 可以让ise生成一个verilog gate level
module. 如果simulation结果没变化的话， 不用太担心。
drives
to
【在 s*******y 的大作中提到】
: 用XILINX ISE，SYNTHESIZE得到WARNING,
: WARNING:Xst:1291 - FF/Latch is unconnected in block .在
: 线的说明说
: Solution
: When this warning occurs, a register or latch in your design has been
: created, but the output is never connected or the signals or logic it drives
: have been trimmed. Check the XST log for messages such as the following to
: find signals that have been trimmed out of the design:
: "WARNING:Xst:646 - Signal is assigned but never used."
: 可以我并没有说明里的WARNING，而且有关的信号用来驱动其他部分，并不
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w****3
发帖数: 27 | 7 信号在综合的时候，经常会被更名或者代替（因为优化），
但是一般来说不会影响整个电路生成不需要的latch出来。
你的这段代码从仿真上讲不会有问题。
综合上，应该会出现一些“assigned but not used”的告警，
但是不会导致latch。
更何况你这段代码本身是时序电路。
你还是要从其他地方找原因。 |
H**4
发帖数: 8 | 8 I don't think that warning means anything serious. Since you are doing the
sync design, and I don't see any latch inferred, you could just leave it
alone for the time being. |
s*******y
发帖数: 44 | 9 谢谢回复，我检查了RTL schematics，那个信号确实没有任何连接，而我的代码里是有
的，不知道为什么综合有问题。
level
【在 a********g 的大作中提到】
: 另有可能xxx_reg的逻辑被其他信号代替了。 可以让ise生成一个verilog gate level
: module. 如果simulation结果没变化的话， 不用太担心。
:
: drives
: to
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s*******y
发帖数: 44 | 10 我没有任何“assigned but not used”的告警，这让我更迷糊了。
【在 w****3 的大作中提到】
: 信号在综合的时候，经常会被更名或者代替（因为优化），
: 但是一般来说不会影响整个电路生成不需要的latch出来。
: 你的这段代码从仿真上讲不会有问题。
: 综合上，应该会出现一些“assigned but not used”的告警，
: 但是不会导致latch。
: 更何况你这段代码本身是时序电路。
: 你还是要从其他地方找原因。
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s*******y
发帖数: 44 | 11 找到问题所在了，另一部分电路综合的时候，我插入的用来产生延时的非门都被优化掉
了，结果是跟这个信号XXX相与的信号一直为0，XXX一直无用，就被优化掉了。
【在 w****3 的大作中提到】
: 信号在综合的时候，经常会被更名或者代替（因为优化），
: 但是一般来说不会影响整个电路生成不需要的latch出来。
: 你的这段代码从仿真上讲不会有问题。
: 综合上，应该会出现一些“assigned but not used”的告警，
: 但是不会导致latch。
: 更何况你这段代码本身是时序电路。
: 你还是要从其他地方找原因。
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w****3
发帖数: 27 | 12 建议你重新检视并修改所有代码，
在芯片设计中，
原则上不到万不得已（去毛刺，复位电路除外），是不允许出现用门电路来做延时的，
原因很简单，延时不可控，代码不可重用。更何况你用的是FPGA。
我所知道的，所有需要门电路做延时实现功能的，基本上都可以用其他方式规避掉。 |
