m********o
发帖数: 796 | 1 比如说你用verilog设计了一个系统，这个verilog是怎么转换成chip layout的？
我以前（4年前）有一次听我们组两个人聊天，一个说“***的verilog design需要的面
积将近是***的4倍”，那会我记得还没tap out，所以我猜在RTL阶段就有办法估算面积
和power之类的？
很好奇，求指导~~ |
w********1
发帖数: 9 | |
x********u
发帖数: 1118 | 3 synthesis 报gatecount，如果design不大的话，直接看code，根据flip-flop数目和大
的运算单元，也能估个大概，只是误差大点。
【在 m********o 的大作中提到】
: 比如说你用verilog设计了一个系统，这个verilog是怎么转换成chip layout的？
: 我以前（4年前）有一次听我们组两个人聊天，一个说“***的verilog design需要的面
: 积将近是***的4倍”，那会我记得还没tap out，所以我猜在RTL阶段就有办法估算面积
: 和power之类的？
: 很好奇，求指导~~
|
b*****e
发帖数: 1193 | |
m********o
发帖数: 796 | 5 明白了。同样的，根据gate的数量，technology，以及工作频率，可以估计大概的
power consumption？
那verilog design是怎么转换为chip layout的呢？还需要像analog一样手动一个个的
transistor摆么？
【在 x********u 的大作中提到】
: synthesis 报gatecount，如果design不大的话，直接看code，根据flip-flop数目和大
: 的运算单元，也能估个大概，只是误差大点。
|
s*****t
发帖数: 987 | 6
DC 或者 RTL compiler会给你估算个值
RTLcode 会综合成foundry的某个库里面的元件库，这些元件库的原件作为一个整体实
现OR AND XOR等等功能
这些原件通常都是foundry layout好的，digital通常不用深入到transitor level，除
非需要做一些用户定制的元件
【在 m********o 的大作中提到】
: 明白了。同样的，根据gate的数量，technology，以及工作频率，可以估计大概的
: power consumption？
: 那verilog design是怎么转换为chip layout的呢？还需要像analog一样手动一个个的
: transistor摆么？
|
m********o
发帖数: 796 | 7 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
手动画再下一层的transistor了。
有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
流程么？从verilog到chip layout。
谢谢~~
【在 s*****t 的大作中提到】
:
: DC 或者 RTL compiler会给你估算个值
: RTLcode 会综合成foundry的某个库里面的元件库，这些元件库的原件作为一个整体实
: 现OR AND XOR等等功能
: 这些原件通常都是foundry layout好的，digital通常不用深入到transitor level，除
: 非需要做一些用户定制的元件
|
s*****t
发帖数: 987 | 8
ISE是xilinx的FPGA软件么？ 我觉得不能看出来
ＦＰＧＡ是已经ｌａｙｏｕｔ好的东西
【在 m********o 的大作中提到】
: 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
: 手动画再下一层的transistor了。
: 有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
: 最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
: 流程么？从verilog到chip layout。
: 谢谢~~
|
x*******i
发帖数: 57 | 9 library 里面会有已经layout好的NAND，NOR，INV和DFF等。
RTL code先synthesize成gate level schematic （由library里面的cell组成）。
然后place and route成layout，其实就是把schematic换成相应的layout，P&R顾名思
义就是先放好每个cell的layout的位置，然后连线。
【在 m********o 的大作中提到】
: 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
: 手动画再下一层的transistor了。
: 有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
: 最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
: 流程么？从verilog到chip layout。
: 谢谢~~
|
m********o
发帖数: 796 | 10 FPGA那套流程我明白。FPGA本身是一个有很多可配置的资源模块CLB（Configurable
Logic Block）组成的chip，他的route是可以config的。你设计完verilog，ISE帮你后
仿综合以后
生成一个基于它自己的电路模块CLB的的电路然后它再帮你把你用到的CLB连接（route
）起来。这一套流程我明白。
不过你的描述倒提醒了我另外一个问题，为什么FPGA开发工具，诸如ISE，它会提供你P
&R功能？你设计完了verilog以后不都是直接综合由ISE做这些事么？什么情况下，你需
要推翻这些工具帮你做的layout和routing而去自己弄呢？
回到正题。如果我是想做digital ASIC呢？“library 里面会有已经layout好的NAND，
NOR，INV和DFF等”，你的意思是说我对着综合完以后的原理图，在cadence virtuoso
里调用已有的模块去直接搭建layout？比如说，我的verilog综合完以后就是三个DFF直
接相连，那我如果要做ASIC，下一步就是去cadence里直接调出三个DFF的library
layout，按照综合完的原理图连起来？这个倒是挺合理的。
【在 x*******i 的大作中提到】
: library 里面会有已经layout好的NAND，NOR，INV和DFF等。
: RTL code先synthesize成gate level schematic （由library里面的cell组成）。
: 然后place and route成layout，其实就是把schematic换成相应的layout，P&R顾名思
: 义就是先放好每个cell的layout的位置，然后连线。
|
|
|
m*****t
发帖数: 3477 | 11 digital不单不需要一个个管子layout，基本不需要任何手工layout，各种cell的
layout都是库里现成的，place&rount也是通过工具完成。但是需要大量的design
verification（远多于design）来验证这些结果。
现在的EDA tool，不光layout，size/yeild optm，连power distribution，甚至你
chip layout上的hot spot都能仿出来。
如果只想估算总的power consumption，自己写个简单的matlab或者systemC就行，如果
知道每个cell的power dissp和时钟。
【在 m********o 的大作中提到】
: 明白了。同样的，根据gate的数量，technology，以及工作频率，可以估计大概的
: power consumption？
: 那verilog design是怎么转换为chip layout的呢？还需要像analog一样手动一个个的
: transistor摆么？
|
m********o
发帖数: 796 | 12 如果是做digital ASIC呢？就像我在10L描述的背景一样的。
【在 m*****t 的大作中提到】
: digital不单不需要一个个管子layout，基本不需要任何手工layout，各种cell的
: layout都是库里现成的，place&rount也是通过工具完成。但是需要大量的design
: verification（远多于design）来验证这些结果。
: 现在的EDA tool，不光layout，size/yeild optm，连power distribution，甚至你
: chip layout上的hot spot都能仿出来。
: 如果只想估算总的power consumption，自己写个简单的matlab或者systemC就行，如果
: 知道每个cell的power dissp和时钟。
|
g*********e
发帖数: 14401 | 13
你open synthesized design 即可
【在 m********o 的大作中提到】
: 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
: 手动画再下一层的transistor了。
: 有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
: 最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
: 流程么？从verilog到chip layout。
: 谢谢~~
|
m*****t
发帖数: 3477 | 14 说的就是ASIC。
FPGA是已有硬件，只是重新config。是纯粹的programing。如果platform上没有某种器
件，你再怎么code，也没用。
ASIC可以自动生成layout，但那是new customized，多少算是design。只要fab提供某
种器件，你可以加到lib里来完成你的design。
其实现在catolog的analog也可以半自动layout，只是performence不见得最佳。需要
special attention的主要就是matching pair, low noise (isolation的选择)，和
power IC(distribution balance)。
最关心layout的，是RF/MM IC。
layout auto的提高一方面是CAD越来越强大，另一方面是device model kit越来越复杂
了。很多layout dependency，像LOD，WPE，PEX都已经包含在model里了。反正在deep
submicron器件数字模拟特征都模糊了。
【在 m********o 的大作中提到】
: 如果是做digital ASIC呢？就像我在10L描述的背景一样的。
|
m********o
发帖数: 796 | 15 "SIC可以自动生成layout，但那是new customized"
我想知道的就是这个自动生成是怎么弄得啊~~
【在 m*****t 的大作中提到】
: 说的就是ASIC。
: FPGA是已有硬件，只是重新config。是纯粹的programing。如果platform上没有某种器
: 件，你再怎么code，也没用。
: ASIC可以自动生成layout，但那是new customized，多少算是design。只要fab提供某
: 种器件，你可以加到lib里来完成你的design。
: 其实现在catolog的analog也可以半自动layout，只是performence不见得最佳。需要
: special attention的主要就是matching pair, low noise (isolation的选择)，和
: power IC(distribution balance)。
: 最关心layout的，是RF/MM IC。
: layout auto的提高一方面是CAD越来越强大，另一方面是device model kit越来越复杂
|
c*b
发帖数: 3126 | 16 如果用Synopsys的tool，用DC综合，ICC做布局布线
种器
供某
复杂
【在 m********o 的大作中提到】
: "SIC可以自动生成layout，但那是new customized"
: 我想知道的就是这个自动生成是怎么弄得啊~~
|
s*****t
发帖数: 987 | 17
RTL code
synthesis 工具 Synoposys ICC 或者Cadence RTL Compiler
过程就是调用fab的某个原件库，比如说TSMC 28nm lib 库里面包含了各种AND OR FF等等
综合工具自动用TSMC 28nm lib里面的已经layout好的各种库原件来表达你的RTL功能。
当然逻辑和你的Verilog code 是等价的 有自动工具去比较RTLcode 和综合过后的
verilog netlist
这个综合过后的verilog netlist已经包含了物理信息了，和你的FPGA综合是一样的，
只不过FPGA用的是内部的各种资源
Layout 工具如ICC，读入综合后的verilog netlist, 然后会调用TSMC 28nm lib里面对
应的layout好的各种AND OR FF等等 这个时候就能看到你的版图了
【在 m********o 的大作中提到】
: "SIC可以自动生成layout，但那是new customized"
: 我想知道的就是这个自动生成是怎么弄得啊~~
|
m********o
发帖数: 796 | 18 明白了明白了，你的回答是我最想要的~~
同时谢谢楼上诸位的回答和指教，谢谢啦~~
等等
【在 s*****t 的大作中提到】
:
: RTL code
: synthesis 工具 Synoposys ICC 或者Cadence RTL Compiler
: 过程就是调用fab的某个原件库，比如说TSMC 28nm lib 库里面包含了各种AND OR FF等等
: 综合工具自动用TSMC 28nm lib里面的已经layout好的各种库原件来表达你的RTL功能。
: 当然逻辑和你的Verilog code 是等价的 有自动工具去比较RTLcode 和综合过后的
: verilog netlist
: 这个综合过后的verilog netlist已经包含了物理信息了，和你的FPGA综合是一样的，
: 只不过FPGA用的是内部的各种资源
: Layout 工具如ICC，读入综合后的verilog netlist, 然后会调用TSMC 28nm lib里面对
|
