S**********n
发帖数: 250 | 1 I am speaking for Verilog
"Verilog里wire和reg的定义都是全局的"
we are not talking about software programming here.
Both Veilog and VHDL are hardware DESCRIPTION language.
So, the only important thing is that you, as the circuit developer, make
sure your requirement analysis and circuit design are correct, then just
pick any language to DESCRIBE it.
That said, only a very small subset of Verilog is used by an engineer to
DESCRIBE a circuit.
Verilog can be viewed as two parts: synthesizable Verilog and non-... 阅读全帖 |
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T******T
发帖数: 3066 | 2 private sector : mostly verilog, some system-verilog
Public sector/defense/academic: mostly VHDL
Verilog
pro: Much less verbose, more flexible test benching capability.
con: Less strict, more error prone, easier to have synthesis issues.
VHDL
pro: Very strict, less error prone, less headache due to code quality.
con: Much more verbose than verilog (personaly experience is about 15-
20% more lines of code) when describing the same
circuitry, less flexible... 阅读全帖 |
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I***a
发帖数: 704 | 3 他这个地方用blocking赋值可以的, 和用Non-Blocking赋值是一样的结果
你说的问题是verilog本身的问题
Verilog is more error prone:
1. Verilog里wire和reg的定义都是全局的，
VHDL里信号的定义是全局的，变量的定义是局部的。
2. Verilog里Blocking/Non-Blocking赋值对wire和reg混用
VHDL里对变量的赋值相当于verilog里的Blocking赋值，
VHDL里对信号的赋值相当于verilog里的Non-Blocking赋值， |
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z**********8
发帖数: 229 | 4 最近在准备Verilog的问题的时候发现这题：
Difference between inter statement and intra statement delay?
//define register variables
reg a, b, c;
//intra assignment delays
initial
begin
a = 0; c = 0;
b = #5 a + c; //Take value of a and c at the time=0, evaluate
//a + c and then wait 5 time units to assign value
//to b.
end
//Equivalent method with temporary variables and regular delay control
initial
begin
a = 0; c = 0;
temp_ac = a + c;
#5 b = temp_ac; //Take value of a + c at the current time and
//store it in a ... 阅读全帖 |
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I***a
发帖数: 704 | 5 Verilog根本不好用(more error prone, easier to have synthesis issues)，
1. Verilog里wire和reg的定义都是全局的，
VHDL里信号的定义是全局的，变量的定义是局部的。
2. Verilog里Blocking/Non-Blocking赋值对wire和reg混用
VHDL里对变量的赋值相当于verilog里的Blocking赋值，
VHDL里对信号的赋值相当于verilog里的Non-Blocking赋值，
quality.
15- |
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d******n
发帖数: 83 | 6 以前学的是VHDL的，后来实习几个月的时候VHDL和Verilog都碰过，但Verilog比较一知
半解。现在的状态是两种语言都好几年没摸过了，最近工作需要读rtl，VHDL和Verilog
都有的。所以想请大牛们推荐一本系统介绍Verilog的书。非常感谢！！！ |
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I***a
发帖数: 704 | 7 我用Design Compiler综合得到的verilog网表导入cadence的时候碰到了个问题:
verilog网表里的cell 都是没有 vdd, gnd pin的,
但是cadence 里对应的 cell 都有 vdd, gnd pin,
所以导入的时候因为vdd gnd pin的不对应(verilog网表里没有, cadence里有)所以不
成功，有谁知道怎么解决吗？thanks.
我用的标准cell，所以不可能cadence修改里的cell.
E.g. symbol contains VDD and VSS pins but not the verilog netlist. |
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s*****t
发帖数: 987 | 8
RTL code
synthesis 工具 Synoposys ICC 或者Cadence RTL Compiler
过程就是调用fab的某个原件库，比如说TSMC 28nm lib 库里面包含了各种AND OR FF等等
综合工具自动用TSMC 28nm lib里面的已经layout好的各种库原件来表达你的RTL功能。
当然逻辑和你的Verilog code 是等价的 有自动工具去比较RTLcode 和综合过后的
verilog netlist
这个综合过后的verilog netlist已经包含了物理信息了，和你的FPGA综合是一样的，
只不过FPGA用的是内部的各种资源
Layout 工具如ICC，读入综合后的verilog netlist, 然后会调用TSMC 28nm lib里面对
应的layout好的各种AND OR FF等等 这个时候就能看到你的版图了 |
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c******a
发帖数: 600 | 10 正解，不过我说的是VHDL 和VERILOG的这种描述，综合出来是一样的。并不是Verilog
弄了两个时钟（如果按verilog语句的字面理解，即syntax) |
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a******e
发帖数: 80 | 11 代人发帖，请指教，谢谢
我有一个数字设计，是在Cadence Virtuoso里用foundry提供的standard digital
cells建的 schematic，然后用"Virtuoso verilog environment for NC-Verilog"生成
verilog网表。在这个网表里，这些digital cell的连接是按端口的位置对应连接, 而
不是用端口名对应连接,比如:
NO2X1 I70 ( nQ, SET, Q);
NO2X1 I71 ( Q, nQ, RESET);
注： NO2X1是一个两输入NOR门
将这个网表作为输入文件导入到Encounter时，出现如下错误信息：
**ERROR: (SOCVL-349): Missing module definition in netlist for NO2X1.
**ERROR: (SOCVL-209): [./SR_latch_5V.v:16]: Parser does not handle
connection-by-position for this module.
at ,.
**ER |
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a*****u
发帖数: 157 | 12 第一个HDL语言学的是VHDL，做FPGA。后来学ASIC时候才改用的VERILOG。但用VERILOG
之后就再没有写过一次VHDL。没可比性，做RTL肯定是VERILOG好使。
ARCHITECTURE LEVEL的MODELING & SIMULATION，我使着觉得SystemC还是比较方便的。
不过其实最好是这些都学一下，至于到底用什么，大多是取决你周围的工作环境。 |
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t******0
发帖数: 629 | 13 半路出家进了一个VLSI的组。目前做的项目就是把某算法实现到数字电路。
目前用verilog写了一些代码，simulation是可以通过的，功能正确。
听了一些高手的建议，我没有用initial，没有用delay,排除那些不可综合的语句。
因为是时序电路，我把所有阻塞赋值语句，全部改成非阻塞赋值语句，使硬件时序更清
晰。但是“寄存器数组”始终是无法摆脱的。（大家都说是不可综合的）
今天老板让我开始用什么cell什么library(我是个半吊子，听全了也不懂)综合一下，
然后评估一下片上storage占的面积和逻辑电路占的面积。
我是新人，基础课都没上过, 以上Verilog堆码全靠突击。。。。
请大侠科普一下：
Verilog综合的过程和结果都是什么样的呢？尤其是关于storage（请尽量结合具体工具
和一般流程，实在
万分感谢！）有没有什么经典材料可以看一看呢？ |
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m********o
发帖数: 796 | 14 比如说你用verilog设计了一个系统，这个verilog是怎么转换成chip layout的？
我以前（4年前）有一次听我们组两个人聊天，一个说“***的verilog design需要的面
积将近是***的4倍”，那会我记得还没tap out，所以我猜在RTL阶段就有办法估算面积
和power之类的？
很好奇，求指导~~ |
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m********o
发帖数: 796 | 15 FPGA那套流程我明白。FPGA本身是一个有很多可配置的资源模块CLB（Configurable
Logic Block）组成的chip，他的route是可以config的。你设计完verilog，ISE帮你后
仿综合以后
生成一个基于它自己的电路模块CLB的的电路然后它再帮你把你用到的CLB连接（route
）起来。这一套流程我明白。
不过你的描述倒提醒了我另外一个问题，为什么FPGA开发工具，诸如ISE，它会提供你P
&R功能？你设计完了verilog以后不都是直接综合由ISE做这些事么？什么情况下，你需
要推翻这些工具帮你做的layout和routing而去自己弄呢？
回到正题。如果我是想做digital ASIC呢？“library 里面会有已经layout好的NAND，
NOR，INV和DFF等”，你的意思是说我对着综合完以后的原理图，在cadence virtuoso
里调用已有的模块去直接搭建layout？比如说，我的verilog综合完以后就是三个DFF直
接相连，那我如果要做ASIC，下一步就是去cadence里直接调出三个DFF的library
layout，按照综... 阅读全帖 |
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l**********r
发帖数: 4612 | 16 【 以下文字转载自 JobHunting 讨论区 】
发信人: taar (taar), 信区: JobHunting
标 题: EE工作不要太好找。会写verilog的年薪15万都招不到人
发信站: BBS 未名空间站 (Wed Dec 18 01:07:02 2013, 美东)
EE工作不要太好找。会写verilog的年薪15万都招不到人 |
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m**s
发帖数: 71 | 17 看看VHDL和Verilog的历史，好像VHDL是由DOD提出开发的；而Verilog是由一个
什么Automated Integrated Design System公司提出来的，后来在1989年被
cadence获得。但是反正两个都是IEEE的标准，前者在政府，欧洲，日本和一些
学校里用的比较多。后者在一些公司里用的多一些。但是想在很多应用软件都同时
支持两种标准，所以不用非常担心吧。 |
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u****z
发帖数: 43 | 18 The verilog golden reference guide
Verilog |
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H****E
发帖数: 444 | 20 我在Verilog-A下调用rdist_normal产生的伪随机数，大概周期还不到
80k，~2^16，感觉太短了点，但是自己写的电路很简单，应该没写错，
有什么办法可以改变Verilog-A的伪随机数周期吗？求指教，谢谢！
btw，运行环境是HSPICE最新版本…… |
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a*****8
发帖数: 261 | 21 大家说说哪个好呢？
感觉西海岸用Verilog, 东海岸用VHDL...
ASIC 都用verilog。。。 |
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I***a
发帖数: 704 | 22 verilog根本不好用，如果是人工编码的话，和VHDL相比没有任何优势，
如果是synthesized netlist, 用verilog表示的话，文件比VHDL小，
仅此而已。 |
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O*y
发帖数: 317 | 23 我下了个Altera 6.5, 看书，( Verilog HDL--Guide to Digital Design & Synthesis
), 自己写verilog学习。
还有啥建议不？谢谢 |
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T******T
发帖数: 3066 | 24 SystemC 俺也用了几年，觉得不错，可惜后来换了几个公司发觉貌似没有很普遍，
cadence也比较在
推广system-verilog.
VERILOG |
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z******a
发帖数: 582 | 25 问问大家，学习写 synthesizable verilog 用哪本书好？
我看到amazon上说“Verilog HDL: a guide to digital design and synthesis”这本
书写synthesis 的太少了，主要集中讲语法。 |
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a*****8
发帖数: 261 | 26 大家现在Linux下写verilog，都用什么editor，gvim吗？
我现在的公司，都挂在Linux下写Verilog，都用gvim。 变态吗？？
有谁能推荐个gvim的书或网站？？ |
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t******0
发帖数: 629 | 27 我只知道都是搞数字集电用的。
但是找工作的话，一般什么领域用verilog多一些，什么领域用VHDL多一些？
隔壁一个伊朗人说VHDL比verilog难，这是怎么回事呢？
找工作，科研。。。如果只精进一种的话，对咱们这些以在美国工业界发展为目的的中
国学生，那种更好一些？ |
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s********9
发帖数: 233 | 28 verilog, C/C++, Perl，Tcl， 最好都学学吧, 光Verilog早不够了 |
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o********s
发帖数: 66 | 29 同样没基础，
C＋＋好好读几本书，有台PC，就能学好，学好了很容易找到工作，Verilog工作比C＋
＋少得多，我估计最多只有C＋＋工作的1／5，没流过几次片都不好意思说自己学好了
verilog，还有那些EDA工具，想起来就很烦。 |
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m********o
发帖数: 796 | 30 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
手动画再下一层的transistor了。
有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
流程么？从verilog到chip layout。
谢谢~~ |
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l*********3
发帖数: 292 | 32 自认为 Verilog 玩儿得还挺熟的。出国前也在公司做过项目，当年做的设计早已流片
。美国硕士毕业后投了不少简历一直没人搭理。很怀疑是否是被 HR 无视了，压根就没
转发到 HM 那里。泪奔中……
求目前在 IC 设计公司上班的同胞帮忙内推。感激不尽！ |
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h*******o
发帖数: 778 | 33 these are all basic questions. Go find a verilog book. you will have all the
answers... |
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t**r
发帖数: 3428 | 34 EE工作不要太好找。会写verilog的年薪15万都招不到人 |
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s********g
发帖数: 47 | 35 Hi,
Here is a potential position in silicon valley. It requires knowledge of
digital circuit design using Verilog. Knowledge of I2C and Labview will be a
plus. entry-level to junior level. If interested, please email me your
resume. |
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h*****u
发帖数: 24 | 36 用VERILOG实现算法的时候，碰到ROUND函数，查了一下，有的是把real data type
truncated to integer data type,但是不能synethesis, 不知道有没有什么其他的解
决办法?多谢 |
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j***j
发帖数: 324 | 37 you should insert some cores or other functions, and call this function in
your code. Round (for some floating operation ) similar to the division is not a standard operation in
Verilog.
or , do that manually, not hard to write code to implement round.
btw: if you use core generator to generate the function, it is not the most
efficient way for your case, and it will consume a lot of gates. |
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p*****r
发帖数: 525 | 38 要用VERILOG SIMULATE, 主要看看TIMING 够不够.
但又需要一些C/C+ 或MATLAB的FUNCTION SIMULATION.
如果能调用C 的话, 怎么调.
比如MENTOR GRAPHICS 的MODEL SIM
多谢了. |
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p*****r
发帖数: 525 | 39 Or C/C++ call the verilog simulator.
Thanks a lot,
-Li, Qiang |
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m*******a
发帖数: 63 | 40 VERILOG里面可以有(always @ posedge'clk or negedge'rst_n)，综合的时候一点问题
都没有，可是如果在VHDL中同时用（rising_edge(clk) 和(falling_edge(reset)就会
出错，把clk和rst都当成了时钟，说不支持MIXED EDGES. 为什么呢？还有就是为什么
要用negedge'rst_n，而不是rst_n, reset 没见过需要edge-triggered的呀。 |
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m*******a
发帖数: 63 | 41 问题是为什么Verilog就没把他们当时钟呢？为什么要用negedge'rst_n，而不是直接
rst_n呢？ |
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m*******a
发帖数: 63 | 42 多谢！
what I still do not understand is the following:
In VHDL, if we use both rising_edge and falling_edge, an error would be
reported during compilation in Quartus or ISE. However, no error if we use
both negedge and posegde in Verilog. |
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a*********7
发帖数: 115 | 43 谁有Fundamentals of Digital Logic with Verilog Design的电子书？（作者是
Stephen Brown）能否传一份？万分谢谢！！！ |
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w*****s
发帖数: 842 | 44 我的理解是做电路仿真的时候是，这个语句仿真器的意思是每10s采样一下输入信号
但是实际综合延时是忽略的，这样写verilog很容易发生综合前后仿真不一致的情况. |
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t*****e
发帖数: 666 | 45 verilog simulator 的采样频率和单位时间我记得应该是 由
`timescale unite_time/sample_time 指定的，是不是我弄错了？
你后面说的完全正确，延迟应该是有电路的特性决定的，所以synthesis的时候 #
delay是会被 design complier忽略的。
但是有些情况下，你的rtl是需要 # delay 的。
anyway，好像我们讨论的这个delay叫作inertial delay. 具体有什么含义我还是不太
明白 |
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x**1
发帖数: 892 | 47 从算法设计到硬线逻辑的实现
复杂数字逻辑系统的VerilogHDL设计技术和方法
夏宇闻 编著
我就是看这本书的,interview只要问verilog都搞定 |
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a********g
发帖数: 42 | 48 另有可能xxx_reg的逻辑被其他信号代替了。 可以让ise生成一个verilog gate level
module. 如果simulation结果没变化的话， 不用太担心。
drives
to |
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s*******d
发帖数: 1027 | 49 regn #(.n(9)) reg_IR(...)
初接触verilog coding， 这语句#(.n(9))不太明白， 书上也没找到， 请问这里有人
知道啥意思， regn是个被调用的子module。 谢谢！ |
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l***y
发帖数: 28 | 50 想自学一下verilog，有哪本书比较好？先谢了~~ |
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