Re: VHDL vs. Verilog - EE版

本页内容为未名空间相应帖子的节选和存档，一周内的贴子最多显示50字，超过一周显示500字访问原贴

EE版 - Re: VHDL vs. Verilog

相关主题
● Re: VLSI and Cadence	● 请教：学CE，应该从国内带什么书过去合适
● Re: 给推荐两本好书吧(VHDL/Verilog)	● chip bring-up
● 请问哪位有好点介绍VHDL的电子书	● 请推荐Verilog入门的书
● 请问做VERILOG/VHDL Simulation 的时候能否调用C/C++ function?	● 有没有这中VERILOG/VHDL 的论坛,或网站
● 请教转专业做ic design的MS找intern的经验	● Digital IC 都能找那些公司啊
● 请教大家一个VHDL和VERILOG的问题	● 新手, 问FPGA real time control的问题和可行性
● 虚心请教：搞实时+嵌入系统怎么职业规化呢？	● 有没有人觉得做VLSI的EDA就像是给别人打下手的感觉
● 真诚请教关于选课和将来职业规划的一些问题	● 喜欢ASIC VERIFICATION ENGINEER这个方向

相关话题的讨论汇总
话题: vhdl话题: verilog话题: vs

进入EE版参与讨论

(共1页)

m**s
发帖数: 71

看看VHDL和Verilog的历史，好像VHDL是由DOD提出开发的；而Verilog是由一个
什么Automated Integrated Design System公司提出来的，后来在1989年被
cadence获得。但是反正两个都是IEEE的标准，前者在政府，欧洲，日本和一些
学校里用的比较多。后者在一些公司里用的多一些。但是想在很多应用软件都同时
支持两种标准，所以不用非常担心吧。

(共1页)

进入EE版参与讨论

相关主题
● 喜欢ASIC VERIFICATION ENGINEER这个方向	● 请教转专业做ic design的MS找intern的经验
● asic verification 面试问点什么呢？	● 请教大家一个VHDL和VERILOG的问题
● Verilog vs VHDL	● 虚心请教：搞实时+嵌入系统怎么职业规化呢？
● 请教一个verilog code	● 真诚请教关于选课和将来职业规划的一些问题
● Re: VLSI and Cadence	● 请教：学CE，应该从国内带什么书过去合适
● Re: 给推荐两本好书吧(VHDL/Verilog)	● chip bring-up
● 请问哪位有好点介绍VHDL的电子书	● 请推荐Verilog入门的书
● 请问做VERILOG/VHDL Simulation 的时候能否调用C/C++ function?	● 有没有这中VERILOG/VHDL 的论坛,或网站

相关话题的讨论汇总
话题: vhdl话题: verilog话题: vs

#	版面	帖数(主题数)
-	全站	4871 (796)
1	Military	3777 (569)
2	Stock	341 (51)
3	Joke	117 (17)
4	History	116 (3)
5	Automobile	100 (9)
6	USANews	55 (9)
7	Midlife	45 (1)
8	Headline	41 (41)
9	Dreamer	33 (13)
10	FleaMarket	32 (20)
11	Living	30 (7)

boards

未名新帖统计// 7月16日

历史上的今天