t******g
发帖数: 17520 | 1 本科毕业，数字专业， ATE几年了，做Digital components testing and screening
的， 想换换气， 正好附近有FPGA， VHDL的， Jr level，认识里面的人的， 申请了
， VHDL老早学的， 都不大记得了
description 上写 主要是 verifying digital hardware designs
是不是就是run designer 的 simulation？VHDL好像不用像Verilog那样写test bench
吧？
如果有on-site 如何准备比较有效率？
也算另起炉灶了， 知道晚了。。。轻拍 |
o******e
发帖数: 3522 | 2 这不是游戏版的兄弟吗？
bench
【在 t******g 的大作中提到】
: 本科毕业，数字专业， ATE几年了，做Digital components testing and screening
: 的， 想换换气， 正好附近有FPGA， VHDL的， Jr level，认识里面的人的， 申请了
: ， VHDL老早学的， 都不大记得了
: description 上写 主要是 verifying digital hardware designs
: 是不是就是run designer 的 simulation？VHDL好像不用像Verilog那样写test bench
: 吧？
: 如果有on-site 如何准备比较有效率？
: 也算另起炉灶了， 知道晚了。。。轻拍
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b*****e
发帖数: 1193 | 3 VHDL,Verilog测试没有啥不同，
还是ATE， |
n*****g
发帖数: 365 | 4 你说的是10年前， 现在的VHDL,Verilog测试 已经和以前完全不一样了。它是一个软件
工程的问题， 你必须很熟悉C++的概念，基本要求。
忘掉书上的例子，查查OVM和UVM。 |
t******g
发帖数: 17520 | 5 非常感谢大家！！
我会去查查 OVM和UVM
我的resume递进去后鸟无音讯， LOL |
t******g
发帖数: 17520 | 6 你好！！ 哈哈
【在 o******e 的大作中提到】
: 这不是游戏版的兄弟吗？
:
: bench
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