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EE版 - cadence layout extraction 和schematic 相差过大的问题
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w********u
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1
小弟用 calibre做layout extraction, 用得到的calibre 做postsimulation ,发现
mixer 的input resistance 竟然只有1-j40,而用schematic 仿真时候mixer的输入电
阻可以达到1000欧左右,相差块20倍了,哪位帮忙看看为啥?
c****s
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2
是不是有个tie down diode接反了?

【在 w********u 的大作中提到】
: 小弟用 calibre做layout extraction, 用得到的calibre 做postsimulation ,发现
: mixer 的input resistance 竟然只有1-j40,而用schematic 仿真时候mixer的输入电
: 阻可以达到1000欧左右,相差块20倍了,哪位帮忙看看为啥?

w********u
发帖数: 90
3
用的是gilbert cell ,lvs 用assura calibre 都通过的。郁闷了,我昨天吧input DC
blocking cap 从10p 改动到4p ,结果差了5倍,我真怀疑calibre工具的问题了。
w********u
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4
4GHz频率,按理说input resistance 应该是1000的数量级。
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