c*******c
发帖数: 726 | 1 这个应该是在做timing violation check，整个表达式应该怎么理解，主要是
‘=>’，‘dout[0]+’的那个‘+’，还有后面三组时间的含义
( posedge clk => ( dout[0]+: DOUT_BUF[0] ) ) = (0.576756082389603:0.
576756082389603:0.576756082389603, 0.576756082389603:0.576756082389603:0.
576756082389603, 0.418521003988115:0.418521003988115:0.418521003988115); | t*****3
发帖数: 81 | 2 这个看上去不是常用的verilog标准语法,难道是primitive语法,或者是某种assertion? | c*******c
发帖数: 726 | 3 是在做timing check的specify block里面定义的，我理解应该是assertion
但是类似的语法结构我目前找不到任何明确相关的定义
assertion?
【在 t*****3 的大作中提到】
: 这个看上去不是常用的verilog标准语法,难道是primitive语法,或者是某种assertion?
| t*****3
发帖数: 81 | 4 如果是assertion的话，肯定不是SVA，那就是PSL，这个我不熟，不能确定。 | a*********e
发帖数: 228 | 5 Edge sensitive path delay, dout[0] to DOUT_BUFF[0], +: means positive
polarity, a:b:c means min:typical:max.
【在 c*******c 的大作中提到】
: 这个应该是在做timing violation check，整个表达式应该怎么理解，主要是
: ‘=>’，‘dout[0]+’的那个‘+’，还有后面三组时间的含义
: ( posedge clk => ( dout[0]+: DOUT_BUF[0] ) ) = (0.576756082389603:0.
: 576756082389603:0.576756082389603, 0.576756082389603:0.576756082389603:0.
: 576756082389603, 0.418521003988115:0.418521003988115:0.418521003988115);
| a*********e
发帖数: 228 | 6 and BTW, => means parallel connection, means bit 0 of dout connect to DOUT_
BUFF[0], bit 1 connect to DOUT_BUFF[1], etc.
【在 a*********e 的大作中提到】
: Edge sensitive path delay, dout[0] to DOUT_BUFF[0], +: means positive
: polarity, a:b:c means min:typical:max.
| c*******c
发帖数: 726 | 7 万分感谢
DOUT_
【在 a*********e 的大作中提到】
: and BTW, => means parallel connection, means bit 0 of dout connect to DOUT_
: BUFF[0], bit 1 connect to DOUT_BUFF[1], etc.
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