t******0
发帖数: 629 | 1 我用modelsim下写的verilog代码，放到NCverilog下跑功能也是对的。
于是我想先用Synopsys综合一下试试。
按照网上找到的某大学试验手册的方法，进行综合。结果综合成功。
（综合时用了 iit018_stdcells.db iit018_stdcells.lib，但是不知道设置对了没有）
我把生成的门级代码，Ctrl+V 到我windows下的modelsim里，compile成功。结果Start
simulation的时候就出错了（还没到功能验证的阶段）
** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(3405):
Instantiation of 'NOR2X1' failed. The design unit was not found.
# ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(4216):
Instantiation of 'XOR2X1' failed. The design unit was not found.
# ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(4217):
Instantiation of 'INVX2' failed. The design unit was not found.
拿到NCverilog下也是报错。于是，我看netlist代码里，好多AND2X1, XOR2X1, AO4,
INVX2， FAX1 这种东西，感觉和标准的and, xor, inv挺像的。
人生中第一次综合verilog代码，结果杯具了：（
请大侠指点一下啊。 | a******e
发帖数: 331 | 2 For postlayout simulation, you need to have gate level library, something
can be iit....v to include in your verilog simulation. Normally you need to
put in unit delay configuration to avoid race condition.
有）
Start
【在 t******0 的大作中提到】
: 我用modelsim下写的verilog代码，放到NCverilog下跑功能也是对的。
: 于是我想先用Synopsys综合一下试试。
: 按照网上找到的某大学试验手册的方法，进行综合。结果综合成功。
: （综合时用了 iit018_stdcells.db iit018_stdcells.lib，但是不知道设置对了没有）
: 我把生成的门级代码，Ctrl+V 到我windows下的modelsim里，compile成功。结果Start
: simulation的时候就出错了（还没到功能验证的阶段）
: ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(3405):
: Instantiation of 'NOR2X1' failed. The design unit was not found.
: # ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(4216):
: Instantiation of 'XOR2X1' failed. The design unit was not found.
| t******0
发帖数: 629 | 3 多谢大侠回帖
也就是说iit018_stdcells.db iit018_stdcells.lib不够。
我应该有一个iit018_stdcells.v的库吗？
我很疑惑AND2X1, XOR2X1, AO4这些东西和verilog支持的原语是什么联系，综合以后
synopsys返回给我一堆nand多好：）
但是modelsim为什么能成功的编译呢？ | t******0
发帖数: 629 | 4 我这学期刚跟这个导师。
花了3个月时间写了个verilog代码，虽然是新手，但是对于“综合”我可是很小心的，
没有用任何不可综合的语法，写代码的时候想的也是硬件。（虽然没有“很专业地”先
画状态图）
本来是让一个韩国硕士(高中美国，英语很好)跟着我做这个project。
我把代码考给他希望他能帮着综合一下，结果他花了一个月来证明我的设计“不专业”
“软件思维”，然后做了个漂亮的presentation,专业术语和设计流程一大堆，结果我
导师直接不理我了，也不听我的任何建议。。。开始打算依靠韩国人来完成。
结果我现在发现这哥们并不是太懂，现在还没开始开工呢。。。。。。
我目前的verilog代码跑simulation都正确，可以综合出一堆报告，就是不知到综合后
的功能还正确否。 | a******e
发帖数: 331 | 5 This is really basic.
Modelsim can compile in pre-layout because you are in RTL mode.
Synthesis process is transform RTL-> Standard Cell implementation.
In the standard cell verilog model(.v), AND, INV, BUF etc. is implemented
with Boolean and timing functions.
Just ask an example from your classmate or you should go to https://solvnet.
synopsys.com to download a tutorial
【在 t******0 的大作中提到】
: 多谢大侠回帖
: 也就是说iit018_stdcells.db iit018_stdcells.lib不够。
: 我应该有一个iit018_stdcells.v的库吗？
: 我很疑惑AND2X1, XOR2X1, AO4这些东西和verilog支持的原语是什么联系，综合以后
: synopsys返回给我一堆nand多好：）
: 但是modelsim为什么能成功的编译呢？
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